静电和静电放电(ESD)在我们的日常生活中无处不在，尤其是当手持电子设备向轻薄小巧方向发展而且产品功能不断增加时，它们的输入/输出端口也随之增多，导致静电放电进入系统并干扰或损坏集成电路，因此如何进行有效的ESD保护已成为电子设备制造商面对的重要课题。

 

 

　　ESD成IC设计又一挑战对电子器件来说，一次我们无法察觉的轻微静电放电就可能对其造成严重的损伤。泰科电子瑞侃电路保护产品应用工程经理董告诉《中国电子报》记者，据统计，超过60%的IC失效都源于ESD。

 

 

　　随着超大规模集成电路工艺的高速发展，特征尺寸已经到深亚微米阶段，大大提高了集成电路的性能及运算速度，但随着器件尺寸的减小，对可靠性的要求也越来越高。

 

 

　　高集成度意味着单元线路会越来越窄，耐受静电放电的能力越来越差，此外大量新发展起来的特种器件所使用的材料也都是静电敏感材料，从而让电子元器件，特别是半导体材料器件对于生产、组装和维修等过程环境的静电控制要求越来越高。而静电放电对器件可靠性的危害变得越来越显著。ESD经常发生并影响到所有手持设备，必须对IC加以保护，因为其中大多数无法承受高于2kV的ESD。

 

 

　　在目前ESD保护很受关注的情况下，IC设计对ESD更加敏感，ESD自然成为设计面临的挑战。安森美半导体公司亚太区市场营销副总裁麦满权认为，设计人员必须使IC尽可能提供最有效的ESD保护，而又要为额外的保护元件提供电路板空间。电子电路的输入/输出连接器为ESD的进入提供了路径。以手机为例，音量键、语音键、智能键、充电器插口、配件连接端口、扬声器、键区、扩音器、SIM卡、电池接头等都可能成为ESD的进入点，使之轻松到达电路及电压敏感型元件。当进入的ESD电压足够高时，就会在IC器件的电介质上产生电弧，在门氧化物层烧出显微镜可见的孔洞，造成器件的永久损坏。

 

 

　　麦满权表示，人们曾经尝试将ESD保护与CMOS芯片集成在一起。但是随着半导体工艺向65nm以下转移，原来在1.5μm工艺的芯片面积上只占几十分之一(获得2kVESD保护)的ESD保护电路已经无法容纳于现在只有几个纳米的芯片之中了。在65nm工艺下，ESD保护电路的面积甚至超出了整个芯片的面积。相反，工艺越来越精细，对需要ESD保护的要求就越高。因此，有效的ESD保护已不能完全集成到CMOS芯片当中了。

 

 

　　此外，对电子设备来说，外部保护器件可以更有效地防止ESD轻松进入电路及电压敏感型元件。强制性ESD抑制标准IEC61000-4-2要求保护器件应放置在连接器或端口处，以便在ESD进入电路板之前有效抑制ESD损害的发生。

 

 

　　尺寸缩小凸显ESD问题NXP半导体公司TamimP.Sidiki博士表示，过去的几十年中，集成电路特征尺寸持续小型化的趋势推动半导体厂商不断地改进芯片性能，减小功耗，并通过将越来越多的晶体管集成到一颗芯片上来降低成本。亚微米电路的小型化虽然具有众多优点，但却也有一个非常显著的缺点：需要集成足够强大的ESD保护电路。

 

 

　　随着技术工艺的进步，ESD保护电路所需的相对面积在增加。原因在于ESD保护随二级管的面积而变化，而这些二极管无法与晶体管逻辑功能所需的尺寸同比例缩小。显然，对于非常先进的工艺来说，集成足够强大的ESD保护电路有着物理和经济上的局限。先进的芯片总是力图在功耗和速度上达到最优化，而并非在ESD保护上。ESD保护电路的最优化会使芯片的其他参数超过允许范围。

 

 

　　更小的特征尺寸(沟道长度)和相关的更薄更小的栅极氧化层使最大栅级电压(如CMOS90在1.5V以下)和漏源极电压下降(如CMOS90<1.6V)。这种芯片对于超电压非常敏感，尤其对在很低的ESD电平上就能破坏亚微米电路的ESD放电极为敏感。同样地，如果消费类电子/计算机产品的开发者想制造兼容CE标准的设备，并且想避免由ESD和其他放电问题引起的高返修率，外部主板级ESD保护成为一种必需。总的来说，今天的ESD问题如不解决，今后应用到更小的功能尺寸时，这个问题就会变得相当棘手。 (责任编辑：蚂蚁)